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CSV-Verilog Maker II

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项目描述

CSV-Verilog Maker IIはＣＳＶプリプロセッサ上で動作するプログラムです。

Excelで検証内容や設計内容を記載し、Verilogに変換するソースコード自動生成プログラムです。

系统要求

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CSV-CPU Maker II

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1.28a

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CSV-Verilog Maker (Old Version)

1.00

sample

20090622-1

SystemC Source Maker

1.08

1.07

1.06

1.05

1.04

1.03

1.01

1.00

verilog_model

1.03

1.02

1.01

1.00

Verilog Source Maker

1.01

1.00

发布: 2012-04-16 14:22
verilog_model 1.00 (3 files 隐藏)

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